在集成電路設計中，VerilogCSP是Verilog硬體描述語言的一個宏，目的是為了支持通信順序進程（CSP）。這個宏可以用來進行同步數字電路的設計。 VerilogCSP還可以描述非線性流水線結構高級別通道的時間屬性，正向或負向的時間延遲，最小循環時間等。
